세계 반도체 산업의 주축인 인텔의 공동 설립자 고든 무어는 반도체 집적회로의 성능이 약 2년마다 2배 증가하고 가격은 1/2로 떨어지리라고 전망했으며, 업계에서는 이를 '무어의 법칙'이라고 불러 왔다. 이후 50여년 동안 미세화가 추진되면서 반도체 회로 선폭은 1970년대 10µm(마이크로미터, 1000나노=10-6m)에서 3나노(nm, 10-9m)로 발전을 지속했다.
이런 기술 발전에 따라 소비자들은 낮은 가격에 고성능 반도체가 탑재된 IT기기 등을 구매하며 IT산업도 발전을 지속했다. 그런데 2020년 이후 초미세화가 물리적 한계에 근접하면서 무어의 법칙이 한계에 직면했다. 즉, 이제부터는 반도체가 미세화될 수록 공정의 복잡성 등으로 반도체 제조 비용이 상승하게 된 것이다.
단적인 예로 5나노 반도체 개발 비용은 5.4억 달러로 65나노 반도체 개발 비용 28백만 달러의 약
20배, 5나노 팹 건설비는 54억 달러로 65나노 팹 건설비 4억 달러의 13배에 달하게 됐다. 이는 반도체의 회로 선폭이 좁아지면 트랜지스터 간 간격이 좁아지면서 전류 누설 등 간섭에 의한 불량이 증가하며 1나노 이하는 원자 레벨로 기술·공정 난이도가 급증하기 때문이다.
이렇게 되면서 이제 무어의 법칙에 따른 소비자 혜택은 줄게 된 것이어서 이를 극복하기 위한 노력도 전 세계적으로 가속화하고 있다. 이런 한계 극복 노력은 'More Moore'와 'More Than Moore'라는 표현으로 정리될 수 있는데, 이들에 관한 최근 동향을 한국수출입은행 해외경제연구소가 소개하는 자료를 발간했다.
본 블로그에서는 이 보고서(『반도체 기술 패러다임 변화 및 시사점』)의 주요 내용을 요약 형태로 소개하고, 보고서 전체를 구할 수 있는 링크를 맨 아래 공유한다.
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| (사진 출처: https://bit.ly/3RZB1ye) |
《최근 동향》
◼ (미세화) 반도체 미세화는 노광을 중심으로 발전했으며 미세화를 지속하기 위해 첨단 공정에 고가의 EUV(Extreme Ultraviolet, 극자외선) 노광장비 등을 사용
- 노광장비는 광원의 파장 길이에 따라 KrF(불화크립톤, 248nm(나노미터)), ArF(불화아르곤, 193nm), EUV(13.5nm) 등으로 분류하며 파장이 짧을수록 미세화에 유리
- EUV 노광장비는 네덜란드 ASML이 독점적으로 공급하며 EUV 노광장비 2~3천억원, 차세대 EUV 노광장비인 High-NA(High Numerical Aperture)는 5천억원 수준으로 추정
- ASML은 2035년에 Hyper NA EUV 노광장비 출시를 위해 R&D 중
- 2023년 10월, 캐논은 2나노까지 구현이 가능한 나노임프린트리소그래피(NIL) 장비를 공개하며 ASML의 아성에 도전
- 나노임프림트리소그래피는 5나노 수준의 반도체를 제조할 수 있으며 2나노까지 제조가능한 기술로 EUV보다 속도는 느리지만 가격이 낮고 전력 소요량도 1/10 수준
- 캐논은 2025년 가동을 목표로 나노임프린트리소그래피 장비를 생산할 공장을 건설중이며 캐논은 동 기술이 EUV를 추월하지 않지만 새로운 기회와 수요를 창출할 것으로 판단
◼ (More Moore) 반도체의 소자 구조, 공정, 소재 혁신 등을 통해 반도체의 집적도를 높이는 방안
- 노광에 의존한 반도체 미세화 속도가 둔화되면서 반도체 소자, 구조, 공정, 소재 혁신 등에 대한 관심이 높아짐
- 반도체산업을 선도하던 인텔은 90나노부터 반도체의 성능을 높이고 저전력을 구현하는 인장 실리콘(Strained Silicon) 기술을 적용
- 인텔은 45나노부터 고유전 물질(High-K)을 사용해 누설전류를 감소시키고 유전체의 두께를 줄였으며 22나노부터 트랜지스터 구조를 변경 (Planar FET→ FinFET)
- 고유전 물질은 더 많은 전하를 축적 가능하며, Planar FET은 채널과 게이트에서 가해지는 전압의 접촉면이 평면인 구조, FinFET은 채널과 게이트 전압 접촉면이 3면인 구조
◼ (More than Moore) 반도체 전공정의 한계를 후공정(패키징)으로 혁신하는 새로운 패러다임
- 첨단 패키징은 컴퓨팅 성능을 향상시키는 비용 효율적 방식으로 다중·복수의 칩을 하나의 패키지로 제조하면서 반도체 성능 향상, 제조비용 절감 등을 실현
◼ (파운드리) 로직 반도체(시스템반도체) 공정이 2030년에 1나노 이하로 진입할 전망
- 주요 기업의 최신 공정은 3나노이며 1나노까지 양산 로드맵을 발표, 1나노부터는 차세대 EUV 노광장비가 사용될 전망
- 트랜지스터 구조는 채널과 게이트 전압 접촉면이 평면인 Planar FET에서 3면인 FinFET, 4면인 GAA(Gate-All-Around)로 발전
- 트랜지스터는 전자를 공급해주는 Source와 전자가 빠져나가는 Drain 양단 간에 전류가 흐르는 채널과 채널에 흐르는 전류의 흐름을 제어하는 게이트로 구성
- (Planar FET) 채널과 게이트에서 가해지는 전압의 접촉면이 평면인 구조
- (FinFET) 채널과 게이트 전압 접촉면이 3면인 구조로 채널 통제 능력이 Planar FET보다 높음
- (GAA) 게이트가 채널의 4면을 둘러싸는 구조로 전류 흐름을 세밀하게 제어 가능
- 후면전력공급(BSPDN, Back Side Power Delivery Network)은 웨이퍼 뒷면에 전력 공급선을 배치해 반도체 성능개선 등에 유리하여 2나노 이하 공정에 도입될 전망
◼ (D램) 미세화 노력이 지속되고 있으며 차세대 D램 기술로 3D D램, 4F² 등을 연구중
- 주요 기업은 1c(11나노), 1d(10나노대)로의 업그레이드 계획을 보유하며, 이후 차세대 D램 기술로 3D D램, 4F² 개발 등을 추진
- 3D D램은 3D 낸드플래시와 유사한 개념으로 D램을 눕힌 채로 적층해 성능과 공간효율성을 높이는 방식으로 연구중
- F²(F-Square)는 셀의 단위 면적 비율로 D램 셀 배열 구조는 8F²에서 6F²로 진화했으며 6F²는 10나노 이하 D램 상용화에는 구조적 어려움이 있는 것으로 알려짐
- 1987년 도시바가 낸드플래시를 개발한 이후 25년간 2D 구조를 사용했으나 2013년 삼성전자가 3D 낸드플래시를 상용화하면서 3D가 2D를 대체
- 3D 낸드플래시는 2013년 24단에서 2023년 200단 이상으로 발전했으며, 2024~2025년에 300단, 2025~2026년에 400단 낸드플래시가 양산될 전망
- 삼성전자는 2030년 1000단 낸드플래시 개발을 목표로 기술개발을 추진
◼ 첨단 패키징은 다중·복수의 칩을 하나의 패키지로 제조하면서 반도체 성능향상, 제조비용 절감 등을 실현
- 기존 패키징은 칩의 구동 및 보호를 위한 목적이었으나, 첨단 패키징은 반도체의 미세화, IT기기의 융합 등에 따라 소자의 고성능화, 다기능화, 소형화를 구현
- 주요 첨단 패키지 유형은 2.5D, 3D, 칩렛(Chiplet), WLP(Wafer Level Package) 등
- 2.5D 패키징은 이종의 반도체 칩을 수평으로, 3D 패키징은 두 개 이상의 칩을 수직으로 붙여 단일 패키지에 통한하는 기술
- 2.5D 패키징은 이종의 칩을 PCB(인쇄회로기판) 대신 실리콘 인터포저(Si Interposer) 등을 통해 연결
- 3D 패키징은 두 개 이상의 칩을 수직으로 붙여 전송속도 및 공간 효율성을 향상시킨 기술
- 칩렛은 칩을 기능별로 분리하여 칩 조각(칩렛)으로 별도 제조한 후 단일 패키지로 조립하는 기술로 수율, 비용 효율성 등이 높음
《결론 및 시사점》
◼ 반도체산업의 패러다임 변화로 반도체 구조, 공정, 장비와 소재 등의 혁신을 위해 종합 생태계 구축 및 지속적인 기술개발이 요구됨
- 반도체 미세화의 한계를 돌파하고 옹스트롬(0.1나노) 시대가 개화하기 위해 노광기술의 발전, 트랜지스터 아키텍쳐 진화, 고유전 물질 등의 개발 및 동향 모니터링이 필요
- 반도체 제조 및 차세대 공정기술 개발은 단일 기업이 주도하기 어려워 첨단 장비와 소재가 함께 연계되는 종합 생태계 구축이 필요
◼ 첨단 패키징의 중요성이 커졌으나 우리나라의 반도체 후공정 기술수준은 선도국과 격차가 커서 정부의 정책적 지원 확대가 필요
- 우리나라 후공정 분야의 기술수준은 최고 기술보유국 대비 66.3%, 기술격차는 3.4년
- 패키지는 반도체 산업 분야에서 중국의 세계시장 점유율이 가장 높은 부분으로 10대 기업중 3개 기업이 중국기업이며 한국기업은 삼성전자가 유일
- 국내 패키지 기업은 메모리 기반기술로 첨단 패키지기술 경쟁력이 낮고 연구생태계가 취약하여 원천기술 및 전문인력 확보, R&D 지원 등이 필요
◼ 메모리반도체는 기술 변화 뿐만 아니라 범용 제품에서 고객 맞춤형 반도체(HBM 등)로 발전하고 있어 고객사와 긴밀한 협업체계 구축 등이 필요
- D램은 범용제품 중심의 구조였으나 이종집적(Heterogeneous Integration) 패키징의 부상, IT기기 Form Factor(디자인)의 변화 등으로 고객 맞춤형 반도체 수요 증가
- 메모리반도체 기업의 사업모델은 소품종 대량생산 구조에서 고객맞춤형 다품종 생산 구조로 변화할 전망
